|
|
| Тема |
 Тези пусти FPGA-та |
|
| Автор |
chichiman (сивия кардинал) |
|
| Публикувано | 20.03.14 22:28 |
|
|
|
Имплементирам аз днес един фийчър и го тествам в/у модел и глеам, че се получават некви мн. странни interrupt latency-та, когато един определен регистър трябва да ги изгенерира, ся вярно, че не работя със cycle accurate модел ама ебах мамата, скапва се цялата схема. Зареждам RTL-а в/у FPGA и пак рънвам, тоя път взе, че тръгна и всичко е OK. Озадъчен съм
Рабине, къде бъркам?
Розова бе зората на битката като зашлевено дупе на девица
| |
| |
| 
|
|
