Имплементирам аз днес един фийчър и го тествам в/у модел и глеам, че се получават некви мн. странни interrupt latency-та, когато един определен регистър трябва да ги изгенерира, ся вярно, че не работя със cycle accurate модел ама ебах мамата, скапва се цялата схема. Зареждам RTL-а в/у FPGA и пак рънвам, тоя път взе, че тръгна и всичко е OK. Озадъчен съм

Съдържаниет е скрито
Влезте за да го видите

Ще те реферирам към бате Аарон тука. Не може да не знае.

Съдържаниет е скрито
Влезте за да го видите

Написах, ама нещо врънАха базата, затриха мнението и ми писна на дедовеца!

Нали, той (Рабин) е като някаква черна магия! Федерер, Заплати, 18.10.13

Да не би да си пропуснал да упоменеш някой сигнал в (sensitivity list) -а , някой път се получава така че симулациите не вървят, но когато налееш bit-file в програмируемата ИС, всичко е тип-топ.
Виж, напиши си въпроса по-човешки и пространно (детайлно), нали си инженер.
Интересни са FPGA-тата, на коя фирма използваш продуктите, коя платформа (development board and FPGA model) , среда и език (VHDL или Verilog). Каква литература четеш???

Съдържаниет е скрито
Влезте за да го видите

Прави се бе, не го ли видиш, че чип е виждал само като си строши телефона!

Нали, той (Рабин) е като някаква черна магия! Федерер, Заплати, 18.10.13

Начи ако съм забравил изобщо няма да файъреат имтеруптите. Иначе ползвам versatile express

Розова бе зората на битката като зашлевено дупе на девица